題目確定是這樣問嗎?
是數位系統中都是使用方波,而不是三角波或正弦波? 是這樣吧?
如果是,那我有一些看法
2011-03-03 10:23:47 補充:
我的想法是這樣的! ( 數位系統應該不會用正弦波的)
主要原因是訊號穩定度跟耗電 (兩者是互相關聯的)
首先說耗電?
請看下面圖解
我們以CMOS電路反相器來說明
當
左側輸入端輸入0時,PMOS導通,NMOS 開路,所以輸出(右側)是1 (VDD)
反之
左側輸入端輸入1時,NMOS導通,PMOS 開路,所以輸出(右側)是0 (Gnd)
這是理想狀態。同一個時間不是PMOS導通,就是NMOS導通,不會有PMOS 與NMOS同時導通的情況。所以說CMOS電路非常省電這是它的優點
圖片參考:
http://imgcld.yimg.com/8/n/AA00023072/o/151103020771713871947120.jpg
再來看下圖:
剛剛前面說的是idea case !
當輸入的方波,我們將0-->1轉態區域放大
事實上會有一小段非常短的時間的模糊區域!這個模糊區域,對COMS反向器來說,非1也非0 (去看教科書,這樣子對電路會有啥影響) 這個時候PMOS 跟 NMOS有可能會都導通 ( 當中有一些等效電阻,我們先不管它)
圖片參考:
http://imgcld.yimg.com/8/n/AA00023072/o/151103020771713871947121.jpg
PMOS跟NMOS同時導通,VDD到Gnd之間就會有一個DC path漏電路徑! PMOS 跟 NMOS 同時導通的時間越長,則漏電越大!
因為方波通常這個模糊區域很短,所以漏電很小,幾個nA 以下...
但如果是三角波或者正弦波,這個模糊區域時間就拉很長,
你想想看,如果一顆CPU有好幾百萬個數位元件,這樣漏電就很驚人了
圖片參考:
http://imgcld.yimg.com/8/n/AA00023072/o/151103020771713871947122.jpg
另外一個訊號穩定度的問題!
數位訊號0 與1 都是可預測的,因為模糊區域,輸入對反向器來說非0也非1,所以我們不可預測輸出是0還是1 !所以整個電路是不可預測的,對於有clock的state machine來說,狀態更是不可預測,也會混亂掉! 所以數位電路clock的edge要跟輸入訊號轉態點錯開!原因在此....
這樣說不知道您看的懂嗎?
我想到的理由是這些啦....或許還有其它理由吧? ....大家參考看看囉
2011-03-04 23:08:02 補充:
哇勒....寫了好半天, 也畫了圖....結果....到底是不是問數位系統啊?
啊....我就這樣了....