8 to 1 multiplexer Verilog

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module mux8_1 (out, sel, a, b, c, d, e, f, g, h);
output out;
input [2:0] sel;
input a, b, c, d, e, f, g, h;
assign out = (sel == 3'h0) ? a :
(sel == 3'h1) ? b :
(sel == 3'h2) ? c :
(sel == 3'h3) ? d :
(sel == 3'h4) ? e :
(sel == 3'h5) ? f :
(sel == 3'h6) ? g : h ;

endmodule